В работе [256] предложена система ускоренного логического моделирования биполярных матричных БИС высокой сложности. Ускоритель логического моделирования представляет собой специализированную многопроцессорную систему, в основу архитектуры которой заложены принципы аппаратной реализации алгоритма моделирования и параллельные вычисления. В качестве базового алгоритма моделирования предложен событийный двухпроходовый алгоритм. Преимущество данного алгоритма перед однопроходовым заключается в том, что приемник сигнала может быть активизирован только один раз в каждом такте моделирования. Таким образом снимается проблема отмены события и достаточно просто выполняются правила адекватности.

Одним из первых среди многочисленных оригинальных методов, основанных на использовании временной разреженности, был метод событийно-логического моделирования. В нем последовательность событий представляется в виде временной очередности действий, которые необходимо выполнить. Методом событийно-логического моделирования [30] проводится временное ранжирование межсоединений конструктивов, описанных на уровне вентилей. В результате этого процесса формируется последовательность уровневых подмножеств элементов, т.е. список цепей топологии конструктива, осуществляющих передачу сигналов в конкретном интервале такта работы схемы при заданном входном наборе.

Определение вероятности сбоя цифровых ЭС на этапе проектирования конструктивов затруднительно из-за невозможности перебора всех комбинаций сигналов, обусловливающих суммарную помеху, а также из-за многообразия конфигураций и разброса параметров логических элементов и межсоединений.
Одно из наиболее перспективных решений проблемы испытаний СБИС – это разработка тестируемых схем: применение методов, процедур и правил проектирования, обеспечивающих получение таких схем, которые существенно легче испытывать [130, 403]. Разработка тестируемых схем сопряжена с применением дополнительных встроенных испытательных блоков. Вопрос заключается в том, какое именно количество тестируемых средств требуется для каждой конкретной СБИС. Разработка тестируемых средств требует дополнительных затрат, и данный подход эффективен при относительно небольшом количестве дополнительных схем.

После выполнения тест-анализа исходные топологические данные о межсоединениях печатной платы ЭС вводятся в программу, реализующую экспертную стратегию. Далее программой осуществляется поиск критических фрагментов межсоединений в конструктиве (рис. 2.41).